Исходное сообщение
"Western Digital делает ставку на открытую архитектуру RISC-V " Отправлено opennews, 29-Ноя-17 14:03
Компания Western Digital, которая является крупнейшим производителем жестких дисков, объявила (https://www.wdc.com/about-wd/newsroom/press-room/2017-11-28-... о выборе открытой архитектуры RISC-V (https://ru.wikipedia.org/wiki/RISC-V) для построения нового поколения устройств, платформ и систем хранения, нацеленных на быструю обработку данных и работу с  большими массивами данных (Big Data). Архитектура новых систем будет оптимизирована для высокоскоростной обработки информации и сможет применяться для решения задач анализа данных, машинного обучения и искусственного интеллекта. На переходном этапе компания планирует добиться мощности производства в миллиард процессорных ядер RISC-V в год, а затем расширить производство до двух миллиардов ядер. Технологии RISC-V также будут адаптированы для применения в критически важных приложениях (mission-critical) и смогут заменить специализированные процессоры, ныне применяемые в продукции  Western Digital. При этом компания будет развивать технологи в рамках сложившегося сообщества  RISC-V и способствовать развитию экосистемы RISC-V. Напомним, что RISC-V (https://riscv.org/) предоставляет открытую и  гибкую систему машинных инструкций, позволяющую создавать микропроцессоры для произвольных областей применения, не требуя при этом отчислений и не налагая условий на использование. RISC-V позволяет создавать полностью открытые SoC и процессоры. В настоящее время на базе спецификации RISC-V разными компаниями и сообществами  развивается (https://riscv.org/risc-v-cores/) 7 вариантов ядер микропроцессоров (Rocket (https://github.com/freechipsproject/rocket-chip), ORCA (https://github.com/vectorblox/orca), PULPino (https://github.com/pulp-platform/pulpino), OPenV/mriscv (https://github.com/onchipuis/mriscv), VexRiscv (https://github.com/SpinalHDL/VexRiscv), Roa Logic RV12 (https://github.com/roalogic/RV12), SCR1 (https://github.com/syntacore/scr1-sdk)) и три SoC (lowRISC (http://www.lowrisc.org/), Rocket Chip (https://github.com/freechipsproject/rocket-chip), Briey (https://github.com/SpinalHDL/VexRiscv)), которые разрабатываются под различными свободными лицензиями (BSD, MIT,  Apache 2.0). URL: https://www.wdc.com/about-wd/newsroom/press-room/2017-11-28-... Новость: https://www.opennet.ru/opennews/art.shtml?num=47645